پاورپوینت روش های توصیف یا مدلسازی مدارهای دیجیتال در VHDL

مدل کردن تاخیر در VHDL
مدل کردن تاخیر در VHDL با عبارت after به دو صورت است:
الف: تاخیر لَختی (inertial)
ب: تاخیر انتقال (transport)
پیش فرض همان تاخیر لَختی است ولی در صورتی که تاخیر انتقال مورد نظر باشد باید با ذکر کلمه transport آن را مشخص نمود.
تاخیرلَختی(inertial)
در این مدل مقدار جدید ورودی باید به اندازه تاخیر ذکر شده در دستور انتساب سیگنال مقدار خود را حفظ کند. بعنوان مثال برای مدل کردن تاخیر گیت AND می توان نوشت:
Y1 <= A and B after 10ns;
یعنی A را با B، AND  کن و بعد از تاخیر 10ns به خروجی y1 بده.
تاخیرانتقال(transport)
تاخیر transport مقدار تاخیر در یک سیم را مدل می کند و عرض پالس ورودی در آن اثری ندارد و هیچ سیگنالی حذف نمی شود، بلکه بعد از یک تاخیر، عیناً انتشار می یابد:
Y2 <= Transport (A and B ) after 10ns;
AND  سیگنالهای A و B به خروجی y2، عیناً کن و بعد از تاخیر 10ns منتقل می شود.
مثال: با توجه به برنامه زیر، شکل موج های خروجی را کامل کنید.
Entity  halfadder   is
    port( x, y : in  bit;
sum,  carry: out  bit);
End    halfadder;
Architecture   dataflow   of    halfadder   is
     signal   s1, s2 : std_logic;
begin
s1 <=  x   xor  y  after  2ns;
s2 <=  x  and  y  after  2ns;
sum  <= transport  s1  after  5ns;
carry <= transport s2  after  5ns;
End  dataflow;